Восьмиразрядный сдвигающий регистр

 

 

 

 

 

 

 

Таблица 6: Минимизированная таблица  внутренних состояний и переходов  RS триггера.

 

N	CSR								Q
	000	001	011	010	110	111	101	100
1,2,3,4,7,8	(1)	(2)	x	(4)	5	x	(7)	(8)	0
5,6	-	-	x	12	(5)	x	-	-	0
9,10,11,12,13,16	(9)	(10)	x	(12)	(13)	x	(15)	(16)	1
14,15	-	2	x	-	-	x	(15)	-	1

 

 

Таблица 7:  Минимизированная таблица  внутренних состояний и переходов  RS триггера.

 

N	CSR								Q
	000	001	011	010	110	111	101	100
1	(1)	(1)	x	(1)	2	x	(1)	(1)	0
2	-	-	x	3	(2)	x	-	-	0
3	(3)	(3)	x	(3)	(3)	x	4	(3)	1
4	-	1	x	-	-	x	(4)	-	1

 

Так как число внутренних состояний  уменьшилось до S+4, то для кодирования этих состояний достаточно k=logs = 2 внутренних переменных. Обозначим их как y1 и y2. Каждому внутреннему состоянию триггера поставим в соответствие набор значений переменных y1 и y2.

На рисунке 4 составлен граф переходов, где 00, 01, 11, 10 – коды внутренних состояний 1, 2, 3, 4 соответственно. Эти коды определяются значениями переменных y1 и y2. Например: код 01 соответствует значениям y1=0 и y2=1.

 

 

 

В соответствии с выбранным вариантом кодирования состояний триггера составим кодированную таблица внутренних состояний и переходов RS триггера.

 

 

Таблица 8: Кодированная таблица внутренних состояний и переходов RS триггера.

 

N	CSR								Q
	000	001	011	010	110	111	101	100
00	00	00	x	00	01	x	00	00	0
01	-	-	x	11	01	x	-	-	0
11	11	11	x	11	11	x	10	11	1
10	-	00	x	-	-	x	10	-	1

 

Данные таблицы 8 позволяют описать  поведение переменных y1 и y2  в виде карт Карно.

Для устранения явления статического состязания сигналов в карты Карно  кроме минимальных покрытий вводят избыточное покрытие.

Необходимо учитывать недопустимость комбинации выходных сигналов y1y2=11.

 

 

 

 

 

 

Произведя склеивание, получим:

       y1 = y2~C + y1С + y1S

          y2 = y2~C + СS + y2~R

Полученные уравнения  позволяют построить схему проектируемого триггера. Перед построением схемы необходимо преобразовать уравнения в базис И-НЕ, предварительно вынеся за скобки переменные(в первом уравнении y1 во втором y2).

 

y1 = y2~C + y1С + y1S  = y1(C + S) + y2~С 

y2 = y2~C + СS + y2~R = y2(~C + ~R) + СS

 

Преобразуем логические функции в  базис И-НЕ:

 

y1 = ~( ~(y1 ~(C S)) ~(y2 ~С))

y2 = ~( ~(y2 ~( ~C ~R)) ~(СS))

 

Схема RS триггера, построенного по полученным выражениям, приведена на рисунке 7.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3. Расчет параметров логических элементов

 

В цифровых интегральных микросхемах, на КМДП транзисторных структурах, операция И-НЕ реализуется последовательным включением входных транзисторов  (n-типа).

Схема 2И-НЕ на КМДП ТС

 

Нагрузочные транзисторы включаются параллельно друг другу (p-типа).

Поэтому, при определении параметров логических элементов, заменяют группы транзисторов, в поводящем состоянии, одним эквивалентным транзистором с удельной крутизной Кэкв.р или Кэкв.n.

 

Исходные данные:

Uип=5В	Сн=10пФ
	См=1,5пФ
	Сз-и.n=0,5пФ
Uпор.n=2B	Сз-с.n=0,5пФ
Uпор.p=-1,5B	Сз-и.р=0,5пФ
f=5мГц	Смэс=1,5пф

 

Удельная (относительная) крутизна транзисторов с каналами n и р типа:

Kn=0,3 мА/

Kр=0,2 мА/

 

Кэкв.р=Кр*m=0,2*2=0,4  [mA/ ]

Кэкв.n=Kn/m=0,3/2=0,15  [mA/ ]

 

Проверим условие нормальной работы схемы.

|Uпор.р|+Uпор.n<Uип

| -1,5 |+2<5

 

Определим напряжение логического  перепада.

Uл= - =5-0=5  [В]

 

Определим напряжение порога переключения при Uвх=Uвых.

 

Определим запас помехоустойчивости по уровню логического 0.

з.п Uпор.n=Vп

з.п Vп=2,56  [B]

 

 

 

Определим запас помехоустойчивости по уровню логической 1.

з.п=Uип-Vп

з.п=5-2,56=2,44  [B]

 

Динамические параметры.

 

Определим паразитную емкость.

Спараз=Сз-и.р+Сз-и.р+(Сз-с.n+Сз-с.n)/ +

              (Сз-и.n+Сз-и.n)/ +Сн+Смэс=20,5 [nФ]= 20,5 * [Ф]

 

Определим задержку t.

tn=(2Спараз)/(Кэкв.n(Uип-|Uпор.n|))= 91 [нс]

tp=(2Спараз)/(Кэкв.p(Uип-|Uпор.p|))= 29,2 [нс]

 

Определим суммарную потребляемую мощность.

Рд=Спараз*f* =20,5 * *5* *25= 2,5 [мВт]

Рст=I*U=0*5=0

P S=Рст+Рд= 2,5 [мВт]

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Приложение 1: Схема сдвигающего  восьмиразрядного регистра, осуществляющего операции сдвига информации влево на 1 разряд и вправо на 3 разряда

 

 

 

 

 

 

 

 

Список литературы:

 

 

 

1. Алексенко, Шагурин “Микросхемотехника”, М: “Радио и связь”, 1990.
2. М.Гук “Аппаратные средства IBM PC”, С-Пб: “Питер”, 1998.
3. Справочник “Интегральные микросхемы и их зарубежные аналоги”, М:”КУбК”, 1997.
4. П.Хоровиц, У.Хилл “Искусство схемотехники”, М:”Мир”, 1998.