Автор работы: Пользователь скрыл имя, 07 Апреля 2014 в 00:59, курсовая работа
В данном курсовом проекте была проведена работа по разработке дискретного устройства. Устройство включает в себя генератор импульсов, счетчик импульсов, дешифратор, шифратор, параллельный регистр, последовательно-параллельный регистр и устройство сравнения.
В первой главе произведена разработка структурная схема. Во второй главе курсового проекта производился синтез раздельных блоков устройства. Третья глава посвящена построению временных диаграмм. В четвертой главе производилась разработка технической части, произведено обоснование выбора элементной базы. В приложении приведена общая принципиальная схема и спецификация использованных элементов.
Функции Yi на выходе дешифратора реализуем с помощью 8и канальных мультиплексоров с 3 адресными входами. Функция Yi на выходе дешифратора будет соответствовать функции на выходе соответствующего мультиплексора.
Разложим функцию по 3 переменным соответствующим адресным входам мультиплексора.
Таблица 4 – Разложение функции Y1 по 3 переменным
i |
Адресные входы |
Значение функции Di | ||
А1= |
A2= |
А3= | ||
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
1 |
0 |
2 |
0 |
1 |
0 |
0 |
3 |
0 |
1 |
1 |
0 |
4 |
1 |
0 |
0 |
0 |
5 |
1 |
0 |
1 |
0 |
6 |
1 |
1 |
0 |
0 |
7 |
1 |
1 |
1 |
0 |
Функцию поступающую на первый адресный вход мультиплексора реализуем на элементе ИЛИ-НЕ.
Преобразуем данную функцию к базису ИЛИ-НЕ. Функция ИЛИ-НЕ реализуется функцией Вебба. Она реализует операцию «стрелка Пирса». Обозначается следующим образом:
Для проведения преобразования используем закон Моргана:
Функция ИЛИ-НЕ реализуется функцией Вебба. Она реализует операцию «стрелка Пирса». Обозначается следующим образом:
Таким образом преобразование сведется к следующему:
Проведем преобразование для необходимой функций:
Схема дешифратора приведена на рисунке 13.
2.4 Синтез шифратора
Шифратор – комбинационное дискретное устройство, позволяющее получить на выходе кодовую комбинацию, соответствующую номеру одного из десятичных входов, на котором появилась логическая единица.
На вход шифратора подается информация с дешифратора, соответствующая 24 десятичным выходам. Сформируем таблицу истинности данного устройства для формирования кода 3a+2. Данный тип кода имеет приращение двоичного кода, эквивалентного 2 к каждому числу двоично-десятичного кода помноженному на 3.
Таблица 5 – Таблица истинности шифратора кода 3a+2
Десятичное число |
Код 3a+2 | ||||
Xi |
Y1 |
Y2 |
Y3 |
Y4 |
Y5 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
2 |
0 |
1 |
0 |
0 |
0 |
3 |
0 |
1 |
0 |
1 |
1 |
4 |
0 |
1 |
1 |
1 |
0 |
5 |
1 |
0 |
0 |
0 |
1 |
6 |
1 |
0 |
1 |
0 |
0 |
7 |
1 |
0 |
1 |
1 |
1 |
8 |
1 |
1 |
0 |
1 |
0 |
9 |
1 |
1 |
1 |
0 |
1 |
10 |
0 |
0 |
0 |
0 |
0 |
11 |
0 |
0 |
0 |
1 |
1 |
12 |
1 |
0 |
1 |
1 |
0 |
13 |
0 |
1 |
0 |
0 |
1 |
14 |
0 |
1 |
1 |
0 |
0 |
15 |
0 |
1 |
1 |
1 |
1 |
16 |
1 |
0 |
0 |
1 |
0 |
17 |
1 |
0 |
1 |
0 |
1 |
18 |
1 |
1 |
0 |
0 |
0 |
19 |
1 |
1 |
0 |
1 |
1 |
20 |
1 |
1 |
1 |
1 |
0 |
21 |
0 |
0 |
0 |
0 |
1 |
22 |
0 |
0 |
1 |
0 |
0 |
23 |
0 |
0 |
1 |
1 |
1 |
24 |
0 |
1 |
0 |
1 |
0 |
Функции выходов шифратора с использованием свойства независимости входов и выходов могут быть получены как дизъюнкция тех входов, на которых значение рассматриваемого выхода равно единице. В аналитическом виде получим:
Преобразуем функции Y1, Y2, Y3,
Y4, к функции Вебба для реализации базиса
ИЛИ-НЕ:
Рисунок 19 – Схема шифратора в код 3а+2
2.5 Синтез параллельного регистра
Параллельные регистры используется для хранения данных. Ввод и вывод информации для таких регистров осуществляется в параллельной форме.
Разрядность регистра составит 5, пришедшие с шифратора данные должны храниться в регистре до прихода следующего импульса синхронизации с входа С. Регистр собран на JK-триггерах, для его реализации потребуется 5 триггеров. Объединим входы J и K через инвертор.
Регистр сохраняет свои значения на выходе независимо от появления сигналов на входе синхронизации. Это связано в первую очередь со спецификой схемы и логики, на которой она сформирована. Входная схема предусматривает наличие тактового генератора, подающего сигналы на регистр, схема управления чтением-записью не предусмотрена. Назначение регистра в этом случае сохранять стабильный сигнал на выходе до прихода следующего импульса синхронизации. Так как схема сравнения, подключаемая к выходу получает сигналы со счетчика СТ2 и регистра, то во время проведения сравнения важно сохранять неизменное значение на выходе регистра .
Схема включения представлена на рисунке 18. Схема регистра приведена на рисунке 19.
Рисунок 20 –Схема включения триггера
Таблица 6 – Таблица истинности триггера
Вход |
J |
K |
Q |
0 |
0 |
1 |
* ® 0 |
1 |
1 |
0 |
* ® 1 |
Сброс регистра производится нажатием кнопки SB2.
Рисунок 21 – Схема параллельного регистра
2.5 Синтез последовательно-
Последовательно-параллельные регистры используется для преобразования двоичных чисел из последовательной формы представления в параллельную. Ввод информации для таких регистров осуществляется в последовательной форме а вывод в параллельной.
Разрядность регистра составит 5, пришедшие с шифратора данные должны храниться в регистре до прихода следующего импульса синхронизации с входа С. Регистр собран на JK-триггерах, для его реализации потребуется 5 триггеров. Объединим входы J и K через инвертор.
Регистр сохраняет свои значения на выходе независимо от появления сигналов на входе синхронизации. Это связано в первую очередь со спецификой схемы и логики, на которой она сформирована. Входная схема предусматривает наличие тактового генератора, подающего сигналы на регистр, схема управления чтением-записью не предусмотрена. Назначение регистра в этом случае сохранять стабильный сигнал на выходе до прихода следующего импульса синхронизации. Так как схема сравнения, подключаемая к выходу получает сигналы со счетчика СТ2 и регистра, то во время проведения сравнения важно сохранять неизменное значение на выходе регистра .
Рисунок 22 –Схема управления записью считыванием информации
Таблица 7 – Таблица истинности триггера
Вход |
J |
K |
Q |
0 |
0 |
1 |
* ® 0 |
1 |
1 |
0 |
* ® 1 |
Сброс регистра производится нажатием кнопки SB1.
Запись происходит когда кнопка SB2 включена, считывание когда выключена.
Рисунок 23 – Схема последовательно-параллельного регистра
2.6 Синтез устройства сравнения
Устройство сравнения производит сравнивание двух чисел на входе. В случае, если числа совпадают, на выходе присутствует значение логической ‘1’, если числа отличаются хотя бы одним разрядом, на выходе присутствует логический ‘0’.
В схеме производится сравнение двух бинарных пятиразрядных чисел. В базисе схемы должна быть заложена поразрядная схема сравнения. Таким образом возможно формировать устройство сравнения со сколь угодно большой разрядностью входных чисел.
Базовый модуль сравнения работает по алгоритму, описанному в таблице 10
Таблица 8 – Таблица истинности базового модуля
№ п.п |
Входы |
Выход | |
D1 |
D1’ |
Q1 | |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
2 |
1 |
0 |
0 |
3 |
1 |
1 |
1 |
Функции Q1-Q5 описываются следующими формулами:
Значение на общем выходе определяется конъюнкцией функций Q1-Q6.
Построение устройства сравнения произведем на программируемой логической матрице (ПЛМ). Для формирования матрицы 1 произведем замену модулей конъюнкции на функции F1-F12. В результате замены получим:
Выразим значения F-функций:
Преобразуем функцию конъюнкции в базис ИЛИ-НЕ.
Рисунок 24 – Схема устройства сравнения
3. ПОСТРОЕНИЕ ВРЕМЕННЫХ ДИАГРАММ
Разработанная схема дискретного устройства работает следующим образом: после включения запускается генератор импульсов, со скважностью импульсов ½. Временная диаграмма работы генератора приведена на рисунке 22. Сигналы с генератора поступают на параллельные вычитающие счетчики с коэффициентом счета 24.
Рисунок 25 – Временная диаграмма работы генератора
Диаграмма работы последовательно-параллельного регистра
Рисунок 26 – Временная диаграмма работы регистра
Диаграмма работы счетчиков приведена на рисунке 23.
Рисунок 27 – Временная диаграмма работы счетчика импульсов
Рисунок 28 – Временная диаграмма работы дешифратора
После счетчика импульсов СТ1 данные поступают на дешифратора. Временная диаграмма приведена на рисунке 24.
Рисунок 29 – Временная диаграмма работы шифратора
Данные дешифратора обрабатываются шифратором. Шифратор формирует кодовую зависимость 3а+2. Временная диаграмма работы шифратора приведена на рисунке 25. С дешифратора сигнал поступает на регистр. Временная диаграмма регистра приведена на рисунке 26.
Рисунок 30 – Временная диаграмма работы параллельного регистра
При правильной работе устройства данные с регистра поступают на устройство сравнения. Временные диаграммы работы устройства сравнения приведена на рисунке 27.
При построении диаграмм задержка логики была принятой незначительной, поэтому временные диаграммы отображены без временной задержки.
Рисунок 27 – Временные диаграммы работы устройства сравнения
Информация о работе Синтез составного дискретного устройства